目前，生產尖端半導體必不可少的EUV（極紫外）光刻設備由荷蘭ASML獨家供應，而臺積電2nm工藝就是利用現有的EUV設備實現晶圓的大規模量產，并保持較高的良率。

但隨著推進到更先進的次2nm節點 —— 即1.4nm與1nm（分別代號A14與A10）—— 制造工藝將面臨更多技術瓶頸。理論上，這些問題可以通過采購ASML的最先進High-NA EUV設備來解決，但最新消息稱臺積電選擇的方向并非購買新設備，而是轉向使用光掩模薄膜（Photomask Pellicles）。

什么是High-NA光刻機？

從早期的深紫外光刻機（DUV）起步，到后來的極紫外光刻機（EUV）以其獨特的極紫外光源和更短的波長，再到如今的高數值孔徑光刻機（High-NA）正式登上舞臺，為制造更小、更精密的芯片提供了可能。

光刻分辨率（R）主要由三個因數決定，分別是光的波長（λ）、光可穿過透鏡的最大角度（鏡頭孔徑角半角θ）的正弦值（sinθ）、折射率（n）以及系數k1有關。而為了減小可光刻的最小特征的尺寸（稱為臨界尺寸 , CD），可以通過調整兩個主要的參數：光的波長λ和數值孔徑NA。

進入EUV世代則對波長參數進行重大調整 —— 使用13.5nm光，而最高分辨率DUV系統則使用193nm光。改變波長之后再進一步提升EUV光刻機的分辨率就要從NA指標上下手了，“NA”即光學系統的數值孔徑，表示光學系統收集和聚光的能力，數值越高，聚光的能力就越強。相比于當前EUV設備的0.33數值孔徑，新一代High-NA EUV設備的NA值直接增加到了0.55，擁有1.7倍于目前0.33NA EUV光刻機的一維密度，在二維尺度上可實現190%的密度提升，從而實現更快的處理速度和更高的存儲容量。

目前ASML已經開始交付的首款High-NA EUV系統數值孔徑已經由傳統EUV的0.33提升到了0.55，分辨率也由13.5nm提升到了8nm，可以實現16nm的最小金屬間距，對于2nm以下制程節點將非常有用。另外，在生產效率方面，High-NA EUV系統每小時可光刻超過185個晶圓，與已在大批量制造中使用的EUV系統相比還有所增加。ASML還制定了將新一代High-NA EUV系統（EXE:5200）的生產效率提高到每小時220片晶圓的路線圖。

用戶最關心的是總成本問題，芯片制造商可能更愿意使用更經濟可行的Low-NA EUV以雙重曝光或采用先進封裝技術作為補充。此外，市場需求也需考量。采用High-NA EUV光刻機制造的芯片成本巨增，雖然每片晶圓切割的芯片更多，但需要銷售更多的芯片才能彌補投入，單靠手機AP芯片市場難以支撐，AI芯片的需求能否有足夠的量來消化成本仍待觀察。

為什么要放棄High-NA EUV？

據了解，2nm晶圓的全面量產預計將在2025年底啟動；之后臺積電將進入1.4nm節點，預計將在2028年左右開始生產。為此，臺積電計劃投資490億美元，并已在新竹廠啟動1.4nm工藝研發，采購了30臺EUV設備。然而，臺積電仍拒絕購買ASML每臺高達4億美元的High-NA EUV設備，盡管該設備能夠提升1.4nm和1nm晶圓的良率與生產穩定性，但臺積電認為其投入成本與實際價值不成正比。

相反，臺積電有望選擇一種將現有的0.33NA EUV光刻設備與更復雜的「多圖案化技術」相結合的方法。不過，這一選擇本身也充滿挑戰與復雜性：例如，在使用標準EUV設備生產1.4nm和1nm晶圓時，需要更多次的曝光步驟，也意味著光罩的使用頻率大幅上升，從而可能影響良率。在此階段，為防止灰塵或顆粒進入晶圓制造環節，光掩模薄膜的使用將成為剛性需求。

今年5月，臺積電在阿姆斯特丹舉行的歐洲技術研討會上重申了其對下一代High-NA EUV光刻設備的長期立場：在其下一代制程技術中，包括A16（1.6nm級）和A14（1.4nm級），并不需要使用這些最高端的光刻系統。為此，臺積電將不會在這些節點上采用High-NA EUV設備。

2nm正成為關鍵戰場

按照半導體行業的摩爾定律，集成電路可容納的晶體管數目，每隔18個月便會增加一倍，性能相應也增加一倍。臺積電董事長劉德音最近在IEEE網站上署名發表文章，把半導體行業過去50年縮小芯片尺寸的努力比作“在隧道中行走”。如今距離摩爾定律的極限越來越近，行業已經走到隧道的盡頭，半導體技術將變得更加難以發展，2nm將會是芯片巨頭搶灘的關鍵一戰。

在芯片制程尺寸不斷縮小的過程中，芯片廠商需要解決的問題更多，因此在新制程方面都需要改革。GAAFET架構全稱全包圍柵場效應晶體管，與突破14nm制程以下沿用的FinFET架構不同，GAAFET利用柵電極覆蓋電流通道的四個側面，而非傳統的三個，能夠讓晶體管繼續縮小下去而不漏電，從而允許在降低運行功率的情況下顯著提高性能。類似具有里程碑意義的方案還包括晶圓背面供電，相較于傳統供電，這項技術能夠降低電壓，從而減少功耗，顯著提升芯片性能的表現。

2011年英特爾首發了FinFET工藝，22nm FinFET工藝當時遠超臺積電、三星的28nm，技術優勢可謂是遙遙領先，然而在14nm節點之后，英特爾接連遭受了重創，無法跟上臺積電推出10nm、7nm和5nm工藝的節奏。為了在先進制程技術上重回領先地位，去年末，英特爾晶圓代工（Intel Foundry）宣布已在美國俄勒岡州希爾斯伯勒的英特爾半導體技術研發基地完成了業界首臺High-NA EUV光刻機組裝工作，隨后開始在Fab D1X進行校準步驟，為未來工藝路線圖的生產做好準備。預計先在即量產的Intel 18A制程節點上進行驗證和學習，然后再將High-NA EUV光刻機應用于Intel 14A制程的量產。

相比于激進的英特爾，細究臺積電的成功之路，臺積電從來就不爭“第一個吃螃蟹者”。當三星在2018年開始在其7nm工藝中使用EUV之際，臺積電依靠成熟的DUV光刻機仍成功地開辟了首條7nm產線，巧妙地避開了當時EUV光刻機的不完善和高昂成本，直到EUV的穩定性和成熟性得到確認，相較之下，雖然三星率先采用EUV但由于良率問題反而讓臺積電后來居上；對于GAAFET臺積電也并沒有急于使用，而是依舊選擇穩妥的FinFET路線，盡管三星在3nm先聲奪人但良率過低和反復跳票又讓臺積電在3nm后發先至。

引入High-NA EUV光刻機也需要解決相應的挑戰，如可以支持光子散粒噪聲和生產力要求的光源、滿足0.55NA小焦點深度的解決方案、計算光刻能力、掩膜制造和計算基礎設施包括新型材料等等，加上一定的調試和開發時間，兼顧穩定性，投入的時間和隱形的成本可以想見。現有的EUV設備由于多年的技術成熟度和效率，有望具有較高的生產良率，可以維持穩定的交付和維護供應鏈，而新設備的引入總是與未知的風險相關。至少在2030年之前，甚至可能更晚，都不會在量產中使用High-NA EUV光刻技術。

此前ASML首席財務官Roger Dassen在接受采訪時表示，High-NA EUV光刻機可以避免制造上雙重或四重曝光帶來的復雜性，在邏輯和存儲芯片方面是最具成本效益的解決方案，對于提高制程效率和性能方面具有巨大潛力。由于計劃會根據現有技術的表現以及其他市場因素而改變，所以臺積電最后也可能會改變引入High-NA EUV光刻技術的時間點。

臺積電于2019年開始在其N7+工藝上使用EUV，通過優化EUV曝光劑量及其使用的光刻膠，改進光罩薄片延長壽命、提升產量、降低缺陷率等等，如今光刻機數量增加了十倍，但晶圓產出是2019年的30倍，且仍將持續改進，這也成為其未來支撐1.6nm工藝的重要支柱。臺積電A16工藝將結合GAAFET與背面供電，以提升邏輯密度和能效。與N2P相比，A16工藝芯片預計在相同電壓和復雜度下性能提升8%-10%，在相同頻率和晶體管數量下功耗降低15%-20%，且密度將提升1.1倍。

在2nm節點，臺積電已全面導入GAAFET晶體管技術，因而其1.6nm工藝更突出的特征還在于背面供電。作為繼工藝縮進、3D封裝后第三個提高芯片晶體管密度和能效的革新之一，背面供電不僅是半導體工藝創新的重要發展方向之一，也成為先進工藝比拼的新“競技場”。有分析稱，臺積電的背面供電盡管比英特爾推出晚了一兩年，但其新型超級電源軌BSPDN技術將背面電源網絡直接連接到每個晶體管的源極和漏極，比英特爾PowerVia與晶體管開發分開的方案更為復雜，在面積縮放層面更為有效。

不過，EUV光刻技術或非是通向先進制程的必由之路。未來幾年可能會出現所謂下一代光刻技術，如NIL（納米壓印光刻），EUV光刻機在制造晶體管時會遇到它的物理極限。NIL光刻機最大的好處是光源相對便宜，即不需要用能源轉換效率低的EUV的激光源，而是只用一些DUV或者是更成熟的光源就可以結合納米涂層的方法實現2nm/1nm制程的量產。