在快速發展的半導體技術領域，imec 最近在晶圓間混合鍵合和背面連接方面的突破正在為 CMOS 2.0 鋪平道路，這是芯片設計的范式轉變。CMOS 2.0 于 2024 年推出，通過將片上系統 （SoC） 劃分為專門的功能層，解決了傳統 CMOS 擴展的局限性。通過系統技術協同優化 （STCO） 對每一層都針對特定需求進行了優化，例如高性能邏輯、密集內存或能效。這種方法超越了通用平臺，在 SoC 本身內實現了異構堆疊，類似于處理器上當前 SRAM 的 3D 堆疊，但集成度更高。

CMOS 2.0 的核心是使用先進的 3D 互連和背面供電網絡 （BSPDN）。這些技術允許在晶圓的兩側進行密集連接，在獨立的互連堆棧之間懸掛有源器件層。在 2025 年 VLSI 研討會上，imec 展示了關鍵里程碑：250nm 間距的晶圓間混合鍵合和背面 120nm 間距的介電通孔 （TDV）。這些創新提供了邏輯上邏輯或邏輯上內存堆疊所需的粒度，克服了人工智能和移動設備等各種應用的計算擴展瓶頸。

晶圓間混合鍵合因其實現亞微米間距的能力而脫穎而出，提供高帶寬和低能量信號傳輸。該過程包括在室溫下對齊和鍵合兩個加工過的晶片，然后退火以獲得永久的銅與銅和介電鍵。Imec 改進了這一流程，到 2023 年使用 SiCN 電介質實現可靠的 400nm 間距連接，以獲得更好的強度和可擴展性。進一步推進，仿真顯示不均勻的鍵合波導致晶圓變形，影響疊加精度。通過應用預鍵合光刻校正，imec 達到了 300nm 間距，95% 的芯片覆蓋誤差為 <25nm。在 VLSI 2025 上，他們展示了六邊形焊盤網格上 250nm 間距的可行性，在菊花鏈中具有高電產量，但全晶圓產量需要下一代鍵合工具。

作為正面鍵合的補充，背面連接可通過納米硅通孔 （nTSV） 或直接接觸實現前后鏈接。對于 CMOS 2.0 的多層堆棧，這允許兩側金屬的無縫集成，BSPDN 處理來自背面的電源，以減少紅外壓降并緩解信號的正面 BEOL 擁塞。Imec 的 VLSI 2025 演示展示了底徑為 20nm、間距為 120nm 的無屏障鉬填充 TDV，通過淺溝隔離中的過孔優先方法制造。極度的晶圓減薄可保持低縱橫比，而高階光刻校正可確保 TDV 和 55nm 背面金屬之間的 15nm 疊加裕度。這平衡了晶圓兩側的細間距連接，這對于堆疊邏輯、存儲器和 ESD 保護等多個異構層至關重要。

BSPDN 通過將配電重新定位到背面來進一步增強 CMOS 2.0，從而實現更寬、阻力更小的互連。Imec 2019 年的開創性工作已經發展，主要代工廠將其用于高級節點。DTCO 研究表明，PPAC 在始終在線的設計中有所提高，但 VLSI 2025 將其擴展到開關域架構——與電源管理移動 SoC 相關。在 2nm 移動處理器設計中，與前端 PDN 相比，BSPDN 將 IR 壓降降低了 122mV，從而減少了棋盤圖案中的電源開關。這節省了 22% 的面積，提高了性能和效率。

這些進步在 NanoIC 試點線和歐盟資金的支持下，使 CMOS 2.0 從概念變為可行。通過在 SoC 內實現異構性，它們為半導體生態系統（從無晶圓廠設計人員到系統集成商）提供可擴展的解決方案。隨著間距低于 200nm，與工具供應商的合作將是克服覆蓋挑戰的關鍵。最終，高密度的正面和背面連接預示著計算創新的新時代的到來，滿足日益多樣化的應用空間對性能、功耗和密度的需求。