系統中使用的FPGA為Altera公司的Cyclone系列中的EP1C6Q240C8，擁有豐富的I／O資源和邏輯資源，外部接口遵循SRAM時序。它主要負責提供信號的A／D采樣頻率，并將A／D轉換后的數據存儲到一組FIFO中，待FIFO的FF(Full Flag)端口有效后，將FIFO中的數據讀回，同時使能另一組FIFO的寫時序，實現了信號不間斷的采樣和存儲。

FPGA將一組數據處理完畢后，以中斷的方式通知SEP3203，處理器以DMA方式將運算后的結果存儲到片外的SDRAM中。由于數據寫滿FIFO的時間大于FPGA處理數據的時間，所以整個系統實現了流水線操作。

1系統的總體設計[1-2]

系統硬件主要由信號采集模塊、FIFO、FPGA和SEP3203處理器組成。信號采集模塊主要包括信號接收器和A／D轉換模塊。接收到的信號首先要通過NE5534進行放大，NE5534采用