隨著先進制程向 3nm、2nm 乃至更遠節點推進，光刻技術正成為晶圓代工競賽的“分水嶺”。最新行業報道顯示，臺積電近年在光刻相關領域的專利布局顯著加速：2023 年光刻相關專利申請量較 2016 年幾乎翻倍，在關鍵專利分類與關鍵詞項下均呈現強勢增長態勢，領先于其他主要半導體廠商。

關鍵數據：專利量“翻倍”與關鍵詞項的同步上揚

• H01L21 分類專利（半導體器件制造工藝的大類）自 2010 年代中期起顯著上升。2023 年臺積電在該類下的申請量約 1,548 件，約為 2016 年 723 件的 2.1 倍。這一類別涵蓋氧化、擴散、離子注入、薄膜沉積、圖案化與刻蝕等關鍵工藝環節，是先進制程研發的“主戰場”。

• 以 “Lithography（光刻）” 為關鍵詞檢索的專利同樣快速增長：2023 年約 932 件，較 2016 年的 350 件增加至 2.7 倍。該趨勢與 EUV/DUV 光刻在先進邏輯制程中的角色高度一致。

行業解讀指出，EUV 光刻已成為先進晶圓制造的“壓艙石”。隨著制程線寬縮小至亞 3nm 時代，圍繞掩模版、抗蝕劑、對準與疊對、光源與投影光學、后段清洗與缺陷檢測等的專利攻防，正直接決定量產的良率曲線與爬坡速度。

競爭格局：領先廠加碼“工藝—設備—材料”三位一體

報道強調，臺積電在光刻相關專利上的提升幅度明顯高于其他主要半導體公司，顯示其在“工藝整合 + 設備調校 + 材料協同”的系統化研發路徑上持續加碼。對于先進節點而言，這種“三位一體”的專利組合可在以下方面形成壁壘：

1. 掩模與多重曝光/多重圖案化：圍繞 OPC/SMO、分區成像與誤差補償的算法與流程化方法；

2. EUV 產能爬坡：光源穩定性、劑量控制、顆粒/缺陷治理與碳化污染抑制；

3. 材料協同：新型抗蝕劑、底部抗反射層（BARC）、清洗化學品與后烘/后處理窗口的組合優化；

4. 設備工藝窗口拓展：對準疊對（Overlay）與線邊粗糙度（LER/LWR）優化方案在量產線上的落地。
   這些專利布局有助于縮短新節點導入的學習曲線，并為后續演進（如 2nm 家族與更先進平臺）預留工藝窗口。

行業脈絡：先進制程時間表與光刻專利的聯動

先進節點的推進與專利攻防互為因果：

• 一方面，EUV 光刻成為 2nm 級別的核心抓手，產業因此圍繞曝光鏈條快速迭代，專利申請量隨之上揚；

• 另一方面，高強度的專利積累能反哺量產，幫助制造商在良率、成本與節拍上建立穩態優勢。
  近期多份產業報道亦顯示，頭部代工廠在 2nm 進度、延伸平臺（如 N2P/A16）規劃上持續給出時間表，專利與量產路線的“同頻推進”特征明顯。

影響與展望

短中期看，光刻相關專利量的顯著擴張，意味著：

• 技術護城河加厚：從單點工藝到系統工程的專利覆蓋，有助于在先進節點維持良率優勢，并降低對外部變量（如材料替換、設備代次變化）的敏感度；

• 供應鏈協同深化：設備、材料與代工廠的共同研發（JDP）將更為緊密，專利成為“共研共創”的制度化載體；

• 生態位固化：在先進邏輯代工市場，領先者通過專利+量產形成的閉環，提升了后入者切換路徑的難度。

長期看，隨著先進封裝（如 CoWoS、InFO、FOPLP）與硅光/異質集成等技術走向主流，**“前段光刻 + 后段系統集成”**的組合會進一步強化專利的戰略價值：前段保證晶體管與互連的密度與一致性，后段通過三維堆疊與光電耦合集成提升系統性能，二者的跨域專利協同將成為下一階段競爭焦點。